Humanoide (HRR) » Eletrônica

Em seguida, pesquisamos sobre a arquitetura do processador Zynq, e encontramos que ele é composto por duas partes separadas. Uma delas é o processador de aplicações Cortex A9, que, no caso da MyRIO executa o SO "NI Linux Real-Time", o qual por sua vez executa um código escrito em LabVIEW, abreviado código RT. A outra parte do Zynq é o FPGA, que executa um código escrito em LabVIEW e compilado pelo Xilinx Vivado, abreviado código FPGA. O projeto em LabVIEW, então , possui duas VI principais, a "RT Main.vi", que controla a parte RT e a "FPGA Main Default.vi", que controla a parte FPGA.

A VI principal da parte RT "RT Main.vi" é formada por uma sptep sequence com os frames "Initialize myRIO with custom FPGA" (abreviado "Init"), "Acquire and process data" (Abreviado "Loop") e "Close". No frame init, o nó "Open FPGA VI Reference" referencia a VI principal do FPGA e o nó seguinte inicializa a parte FPGA com o bitfile compilado pelo Vivado. no frame loop, o método SYS.RDY se torna True quando o FPGA termina efetivamente sua inicialização. Além disso, a Express VI Button lê o estado atual do botão onboard da MyRIO e retorna um bool que será mostrado pelo indicador "Button Value". O Loop será finalizado quando houver algum erro ou quando for clicado o botão Stop da front panel (não o do LabVIEW). Em seguida, será executado o frame "close", onde o nó "Close FPGA VI Reference" irá parar a execução do código FPGA.

A VI principal do FPGA possui em seu front panel vários controles e indicadores que podem ser alterados ou lidos pelo código RT, diretamente ou através de Express VIs. O Código da VI principal FPGA chama Sub VIs que por sua vez chamam os métodos que leem ou alteram o estado de um pino digital.

Seguindo com a tarefa de iimplementar o UART, apagamos todo o código dentro do loop da porta B, criamos um buffer DMA FIFO, chamado "UART DMA", onde ficam armazenados os bytes a serem enviados pela UART. O código RT possui um nó que inicializa o FIFO, dentro do frame "init" e outro que grava no FIFO, dentro do frame "loop". O código FPGA possui um nó que verifica se há dados no FIFO e outro que lê os dados. O FPGA lê os bytes do fifo, um por um, converte em array de bool e levanta e abaixa o pino digital, transmitindo bit por bit cada byte do FIFO, até que o FIFO esteja vazio. Quando o FIFO está vazio, o pino é mantido levantado.